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アートグラフィックスは 低価格なSystemVerilog 設計・検証ツールの開発及び販売をしています。

設計・検証分野における進化

好むと好まざるとに関わらず、日本にもレガシ― Verilog から SystemVerilog へのシフトが到来しました。
設計・検証作業における生産性向上の必要性は、必然的に、より汎用的・抽象的な記述を余儀なくさせます。
更に、RTLからTLMへの移行を経験する現状を鑑みて、設計・検証技術者は時代に即した技術、及び、ツールを駆使しなければなりません。

最先端の検証技術(VMM、UVM等)は方法論であり、論理・アルゴリズムと異なり使用者の働き方・考え方を変える事を促します。
それらの技術は設計・検証分野における作業法・記述法を変えて、より良い成果を効率的に導く為に存在します。
SystemVerilog 設計・検証ツールは設計・検証分野における進化を強力に支援します。

SystemVerilog IDE

  • SystemVerilog IDE は設計・検証作業の生産性向上を促進します。入力と同期してSystemVerilog コンパイラーがソース・コードをコンパイルし、コード入力が終了するとシンタックス・エラーが無いソース・コードが準備されます。
  • SystemVerilog IDE に内蔵されたデザイン・マネージャーはデザインをコンパイルする為に必要なファイルを管理し、コンパイルからシミュレーションまでの一連の過程を自動的に実行します。
  • シミュレータはSystemVerilog 検証機能(アサーション、ファンクショナル・カバレッジ、制約付き乱数発生機能、コード・カバレッジ)をサポートしています。また、検証ビューワーは検証結果を見易く表示し、検証作業を円滑に進める支援をします。
  • SystemVerilog IDE はSystemVerilog ユーザに低価格なSystemVerilog 設計・検証 ソリューションを提供します。

新着ニュース

2018年10月14日
ET & IoT Technology 2018 に出展します。
2018年08月31日
SystemVerilog Checker が製品に加わりました。
2018年06月17日
SystemVerilogコード・スニペット及びブックマーク機能を追加しました。