製品

SystemVerilog IDE

最先端の検証技術(VMM、UVM等)を効果的に適用する為には、最適なGUIの使用が不可欠です。
SystemVerilog IDE は時代に即した機能を提供します。

SystemVerilog IDE は、標準機能とオプション機能から構成されています。オプション機能は、検証、検証ビューワー、論理合成、HTML 文書生成等の機能を含みます。

既に検証機能をお持ちのユーザでもSystemVerilog IDEの標準機能をフロントエンド・ツールとして使用すると生産性が向上します。
しかも、標準機能だけであれば、より低価格でSystemVerilog IDEの機能を使用する事が出来ます。

SystemVerilog IDE は、以下の機能を備えています。

  • デザイン・マネージャー(プロジェクトのファイルを管理し、コンパイルからシミュレーションまでの一連の処理を行ないます)
  • コード開発と支援機能(シンタックス・ハイライト・テキスト・エディタ、ナビゲータ、リント、記述ルール・チェック)
  • クイック参照機能(コード・スニペット、ブックマーク)
  • SystemVerilog コンパイラー、及び、シミュレータ
  • RTL 論理合成(業界標準のテクノロジー・ライブラリーをサポート)
  • 検証機能(アサーション、ファンクショナル・カバレッジ、制約付き乱数発生機能、コード・カバレッジ)
  • 検証ビューワー(VCD、コード・カバレッジ、ファンクショナル・カバレッジ、アサーション)
  • UVM サポート(UVMは複雑なコンストラクトである為、GUIの使用は不可欠です)
  • HTML 文書生成
  • ワークベンチ(データ構造生成ウィザード、UVM クラス・ウィザード、テストベンチ生成等)
  • ソフトウェア更新機能(ユーザは DownloadMgr を使用して適宜ソフトウェアを更新する事が出来ます)

 

その他の製品紹介

SystemVerilog IDE だけでなく、スタンド・アローン形式SystemVerilog シミュレータ、RTL 論理合成、 HTML 文書生成ツール、SystemVerilog コンパイラー・パッケージ等の機能を個別に選択する事が出来ます。
下記の画像をクリックすると詳細ページが開きます。

SystemVerilog Checker
フロントエンド・ツールとしてのミニSystemVerilg IDE です。
GUI機能を持たない検証ユーザ向けに開発されました。

RTL 論理合成
設計の初期段階において、物理設計後の実装状況を
正確に見積もる為の機能を提供します。




HTML文書生成
SystemVerilog記述をHTML文書に変換します。
インターネット・ブラウザーで文書を表示する事が出来ます。

ソフトウェア・パッケージ
C/C++ から呼び出せるSystemVerilog コンパイラーの
ソフトウェア・パッケージです。

サービス

EDA ソフトウェア開発

EDA全般のソフトウェア設計・開発業務をお受け致しています。特に、SystemVerilog分野のツール開発を専門としています。
お気軽にお問い合わせ下さい。