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SystemVerilog IDE だけでなく、SystemVerilog コンパイラー、SystemVerilog シミュレータ、RTL 論理合成、 HTML 文書生成ツール等の機能を個別に選択する事が出来ます。

SystemVerilog IDE
SystemVerilog IDE は、デザイン・マネージャー、ナビゲータ、SystemVerilog テキスト・エディタ、SystemVerilog コンパイラー、リント、デザイン・スタイル・チェッカー、RTL 論理合成、SystemVerilog シミュレータ、検証ビューワー(VCD、コード・カバレッジ、ファンクショナル・カバレッジ、アサーション)、HTML 文書生成、ユーティリティ(UVM Class Wizard、テストベンチ生成等)機能を備えています。コード入力からシミュレーション、検証結果の確認までの一連の過程を同じ環境内で実行する事が出来ます。

UVM Class Wizard は、UVMメソドロジー・クラスを用いてユーザのクラスを素早く定義します。また、テストベンチ生成ツールはテストベンチの環境を迅速に構築する為の機能を提供します。
RTL 論理合成
RTL 論理合成は設計の初期段階において物理設計後の実装状況を正確に見積もる為の機能を提供します。RTL 論理合成機能はユーザ指定のライブラリーを使用してVerilog ネット・リストを生成します。生成されたネット・リストを使用する事により各種の解析を正確に行なう事が出来ます。

HTML 文書生成
HTML 文書生成ツールはSystemVerilog 記述をインターネット・ブラウザーで表示する事が出来るHTML ファイルに変換します。お好みのブラウザーを使用してデザインのレビューを効率良く進める事が出来ます。
SystemVerilog コンパイラー・ソフトウェア・パッケージ
SystemVerilog (IEEE Std 1800-2012) 標準は非常に複雑な言語体系を持ちます。コンパイラー開発は決して容易な作業ではありません。弊社では、コンパイラー開発を回避する為のソフトウェア・パッケージを開発しました。
 
 
 
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